VeriTrace：让AI像人类工程师一样探索电路时序，实现100%功能正确率

当前基于大语言模型的自动Verilog RTL生成系统在标准基准测试中准确率普遍停留在95%左右。研究团队发现这一瓶颈源于现有系统的调试动作空间不完整：它们要么限制智能体可检查的信号，要么限制可查询的时间窗口，导致调试过程沦为对电路行为的狭窄、预设视图的模式匹配，而非真正的假设驱动根因分析。

为解决这一问题，研究团队提出了VeriTrace多智能体系统。其核心创新在于“检查员”智能体拥有完整的调试动作空间，可独立控制信号选择、时间窗口边界和迭代深度。这种被称为“智能体时序探索”的能力，使系统能够像人类验证工程师一样：先形成故障原因假设，再查询波形证据，最后迭代优化理解。

实验结果显示，VeriTrace在VerilogEval-V2基准测试中实现了100%的Pass@1准确率，成为首个在该测试中达到完美功能正确率的系统。在共享Claude Sonnet 4.0骨干网络的情况下，VeriTrace比最强的复现基线提升了5.1%，证明完整的调试自主性能够填补最后的准确率差距。这项研究为AI在硬件设计验证领域的应用开辟了新方向，展示了赋予智能体更接近人类工程师的探索能力所带来的突破性进展。